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C 0508-2 : 2014 (IEC 61508-2 : 2010)
用してよい。設計記述に使用する場合,言語のサブセットだけを使用してもよく,この合
成可能なコードは,しばしばRTL(レジスタ転送レベル)コードと呼ばれる。機能モデル
及びテストベンチに適した合成不能なコードは,挙動コードと呼ばれる。
g) 十分なテスト性(フルカスタム及びセミカスタムASICの製造テストに対して)を達成することが望
ましい。
h) テスト及びASIC適合確認ステップの間に,ゲート及び相互接続(ワイヤ)遅延を考慮することが望
ましい。
i) 三状態アウトプットをもつ内部ゲートは,回避することが望ましい。内部三状態出力を使用する場合,
これらの出力は,“プルアップ/ダウン”又はバスホルダーを備えることが望ましい。
j) 製造する前に,ASIC全体の十分な適合性確認(すなわち,正しいモジュール及びチップ機能を確実
にするために,設計から試作までの間に実施される各適合確認ステップを含む)を実施することが望
ましい。
注記6 ASICの適合性確認の程度は,要素のテストの複雑さ,及び要求される安全度水準に依存
する。
F.2 指針 : 技法及び手段
ASICの設計及び開発中におけるフォールトの発生を防止するために不可欠な,一連の適切な技法及び
手段を使用することが望ましい。技術特性に依存しているため,フルカスタム及びセミカスタムデジタル
ASICと,ユーザープログラマブルIC[FPGA,PLD(programmable logic device)及びCPLD(complex
programmable logic device)]との間に,区別が必要である。関連特性の達成を支援する技法及び手段は,フ
ルカスタム及びセミカスタムASICについては表F.1に,ユーザープログラマブルICについては表F.2に
定義している。関連ASIC開発ライフサイクルを,図3に示す。
表F.1及び表F.2では,まず,技法又は手段の“重要性”について記述し,次に,技法又は手段を使用
したときに求められる“有効性”について記述する。これらは,推奨事項である。
“重要性”の記号の意味は,次のとおりである。
− HR* : この安全度水準については,技法又は手段を用いるように強く推奨する。いかなる設計もこの
技法又は手段を除外しないことが望ましい。
− HR : この安全度水準については,技法又は手段を用いるように強く推奨する。この技法又は手段を
使用しない場合,それを使用しない理論的根拠について詳述することが望ましい。
− R : この安全度水準については,技法又は手段を用いることが望ましい。この技法又は手段を使用
しない場合,又は考えられるいかなる代替策も使用しない場合は,それを使用しない理論的根
拠について詳述することが望ましい。
−- : 技法又は手段を使用することに関しては推奨も反対もしない。
− NR : この安全度水準には,技法又は手段を使用することを積極的には推奨しない。この技法又は手
段を使用する場合は,使用する理論的根拠について詳述することが望ましい。
推奨する“有効性”の記号の意味は,次のとおりである。
− 低 : 技法及び手段を使用する場合,決定論的原因故障に対して,少なくとも“低”の有効性を与える
ために必要な範囲で使用することが望ましい。
− 中 : 技法及び手段を使用する場合,決定論的原因故障に対して,少なくとも“中”の有効性を与える
――――― [JIS C 0508-2 pdf 81] ―――――
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C 0508-2 : 2014 (IEC 61508-2 : 2010)
ために必要な範囲で使用することが望ましい。
− 高 : 技法及び手段を使用する場合,決定論的原因故障に対して,“高”の有効性を与えるために必要な
範囲で使用することが望ましい。
この附属書の指針に従うだけでは,要求される安全度が保証されることはない。次の全ての事項を考慮
することが重要である。
− 選択した技法及び手段の一貫性,及びそれらがいかにうまく補完し合っているか。
− 開発のライフサイクルの全てのフェーズにとって,どの技法及び手段が適切であるか。
− それぞれの特定E/E/PE安全関連系の開発の間に遭遇する特定の問題に対して,どの技法及び手段が最
も適切であるか。
――――― [JIS C 0508-2 pdf 82] ―――――
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表F.1−ASICの設計及び開発中に発生するフォールトを回避するための
技法及び手段−フルカスタム及びセミカスタムデジタルASIC(7.4.6.7参照)
設
計 参照
技法及び手段 参照先 SIL 1 SIL 2 SIL 3 SIL 4
段 番号
階
回 1 構造化記述 IEC 61508-7の HR HR HR* HR*
路 E.3 高 高 高 高
設 2 (V)HDLでの設計記述(注記参照) IEC 61508-7の HR HR HR* HR*
計 E.1 高 高 高 高
3 回路図入力 IEC 61508-7の NR NR NR NR
E.2
4 IEC 61508-7の
(V)HDLシミュレーション(注記参照) HR HR HR* HR*
E.5 高 高 高 高
5 IEC 61508-7の
使用実績のある(proven in use)アプリ HR HR HR* HR*
ケーションの(V)HDLシミュレータ E.4 高 高 高 高
の適用(注記参照)
6 モジュールレベルでの機能テスト(例IEC 61508-7の HR HR HR* HR*
えば,(V)HDLテストベンチを使用し E.6 高 高 高 高
た)(注記参照)
7 最上位の機能テスト IEC 61508-7の HR HR HR* HR*
E.7 高 高 高 高
8 システム環境に埋め込まれた機能テスIEC 61508-7の R R HR HR
ト E.8 中 中 高 高
9 非同期構成要素の使用制限 IEC 61508-7の HR HR HR* HR*
E.9 高 高 高 高
10 一次インプットの同期化及び準安定性IEC 61508-7の HR HR HR* HR*
の制御 E.10 高 高 高 高
11 テスタビリティのための設計(テストIEC 61508-7の R R R R
カバレッジ割合による) E.11 >95 % >98 % >99 % >99 %
12 モジュール化 IEC 61508-7の R R HR HR
E.12 中 中 高 高
13 適合確認シナリオの適用カバレッジ IEC 61508-7の R R HR HR
E.13 中 中 高 高
14 コード化指針の監視 IEC 61508-7の HR HR HR* HR*
E.14 高 高 高 高
15 コードチェッカーの適用 IEC 61508-7の R R R R
E.15
16 防御的プログラミング IEC 61508-7の R R HR HR*
E.16 低 中 高 高
17 シミュレーション結果の文書化 IEC 61508-7の HR HR HR HR*
E.17 低 中 高 高
18a コード検査 IEC 61508-7の R R HR HR*
E.18 中 高 高 高
18b ウォークスルー IEC 61508-7の R R HR HR*
E.19 中 高 高 高
19a 妥当性確認済みソフトコアの適用 IEC 61508-7の R R HR* HR*
E.20 中 高 高 高
19b ソフトコアの妥当性確認 IEC 61508-7の R R HR* HR*
E.21 中 高 高 高
――――― [JIS C 0508-2 pdf 83] ―――――
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C 0508-2 : 2014 (IEC 61508-2 : 2010)
表F.1−ASICの設計及び開発中に発生するフォールトを回避するための
技法及び手段−フルカスタム及びセミカスタムデジタルASIC(7.4.6.7参照)(続き)
参
照
設計段階 技法及び手段 参照先 SIL 1 SIL 2 SIL 3 SIL 4
番
号
合成 20a タイミング制約をチェックするた IEC 61508-7の R R R R
めのゲートネットリストのシミュ E.22 中 中 高 高
レーション
20b 伝ぱ(播)遅延の静的解析(STA) IEC 61508-7の R R R R
E.23 中 中 高 高
21a シミュレーションによる標準モデ IEC 61508-7の R R HR HR
ルに基づくゲートネットリストの E.24 中 中 高 高
適合確認
21b ゲートネットリストと標準モデル IEC 61508-7の R R HR HR
の比較(正式な等価性チェック) E.25 中 中 高 高
22 ASICベンダー要求事項及び制約のIEC 61508-7の HR HR HR* HR*
チェック E.26 高 高 高 高
23 IEC 61508-7の
合成制約条件,結果及びツールの文 HR HR HR* HR*
書化 E.27 高 高 高 高
24 IEC 61508-7の
使用実績のある(proven in use)合 HR* HR* HR* HR*
成ツールの適用 E.28 高 高 高 高
25 IEC 61508-7の
使用実績のある(proven in use)目 HR* HR* HR* HR*
標ライブラリの適用 E.29 高 高 高 高
26 スクリプトに基づく手順 IEC 61508-7の R R HR HR
E.30 中 中 高 高
テスト挿入 27 テスト構造の実現 IEC 61508-7の R R R R
及びテスト E.31 >95 % >98 % >99 % >99 %
パターンの 28a シミュレーションによるテストカ IEC 61508-7の R R R R
作成 バレッジ割合の推定(達成テストカ E.32 >95 % >98 % >99 % >99 %
バレッジ割合に基づく)
28b ATPGツールの適用によるテストカ IEC 61508-7の R R R R
バレッジ割合の推定(テストカバレ E.33 >95 % >98 % >99 % >99 %
ッジ割合に基づく)
29a タイミング制約をチェックするた IEC 61508-7の R R HR HR
めのゲートネットリストのシミュ E.22 中 中 高 高
レーション
29b 伝ぱ(播)遅延の静的解析(STA) IEC 61508-7の R R HR HR
E.23 中 中 高 高
30a シミュレーションによる標準モデ IEC 61508-7の R R HR HR
ルに基づくゲートネットリストの E.24 中 中 高 高
適合確認
30b ゲートネットリストと標準モデル IEC 61508-7の R R HR HR
の比較(正式な等価性チェック) E.25 中 中 高 高
――――― [JIS C 0508-2 pdf 84] ―――――
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C 0508-2 : 2014 (IEC 61508-2 : 2010)
表F.1−ASICの設計及び開発中に発生するフォールトを回避するための
技法及び手段−フルカスタム及びセミカスタムデジタルASIC(7.4.6.7参照)(続き)
設計段階 参照
技法及び手段 参照先 SIL 1 SIL 2 SIL 3 SIL 4
番号
配置, 31a 適用ハードコアには使用実績が IEC 61508-7の HR HR HR* HR*
経路指定, E.34
ある(proven in use)といえる正当な根拠 高 高 高 高
レイアウト 31b 妥当性確認済みハードコアの適用 IEC 61508-7の HR HR HR* HR*
作成 E.35 高 高 高 高
31c ハードコアのオンラインテスト IEC 61508-7の HR HR HR* HR*
E.36 高 高 高 高
IEC 61508-7の
32a タイミング制約をチェックするためのゲ HR HR HR* HR*
ートネットリストのシミュレーション E.22 高 高 高 高
32b 伝ぱ(播)遅延の静的解析(STA) IEC 61508-7の HR HR HR* HR*
E.23 高 高 高 高
IEC 61508-7の
33a シミュレーションによる標準モデルに基 HR HR HR* HR*
づくゲートネットリストの適合確認 E.24 高 高 高 高
IEC 61508-7の
33b ゲートネットリストと標準モデルの比較 HR HR HR* HR*
(正式な等価性チェック) E.25 高 高 高 高
34 設計ルールチェック(DRC) IEC 61508-7の HR HR HR HR*
E.37 高 高 高 高
35 回路図対レイアウト(LVS)の適合確認 IEC 61508-7の HR HR HR HR*
E.38 高 高 高 高
36 使用実績のある(proven in use) IEC 61508-7の HR* HR* HR* HR*
設計環境の適用,使用における実証セル E.4 高 高 高 高
ライブラリの適用
37 使用されているのが3年未満の IEC 61508-7の HR HR HR HR*
プロセス技術の追加のスラック E.39 高 高 高 高
(>20 %)
チップ 38 使用実績のある(proven in use) − HR HR HR* HR*
製造 プロセス技術の適用 高 高 高 高
39 使用実績のある(proven in use) IEC 61508-7の HR HR HR HR*
製造工程 E.42 低 中 高 高
40 プロセス技術の品質保証 − HR HR HR HR*
高 高 高 高
41 製造工程の品質管理 IEC 61508-7の HR HR HR HR*
E.43 高 高 高 高
42 装置の製造品質合格 IEC 61508-7の R R HR HR*
E.44 低 中 高 高
43 装置の機能品質合格 IEC 61508-7の HR HR HR* HR*
E.45 高 高 高 高
44 製造テストのテストカバレッジ割合 − >95 % >98 % >99 % >99 %
45 品質規格 IEC 61508-7の HR HR HR HR*
E.46 低 中 高 高
46 品質マネジメント, − HR HR HR HR*
例えば,JIS Q 9000による 高 高 高 高
47 バーンインテスト IEC 61508-7の R R HR HR*
E.40 低 中 高 高
安全度水準に従って,適切な技法及び手段を選択することが望ましい。代替又は同等の技法及び手段を,番号に
続く文字で示す。代替又は同等の技法及び手段の一つ以上を,適用することが望ましい。
注記 用語(V)HDLは,超高速集積回路ハードウェア記述言語(VHDL),又はVerilogハードウェア記述言語を示す。
――――― [JIS C 0508-2 pdf 85] ―――――
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JIS C 0508-2:2014の引用国際規格 ISO 一覧
- IEC 61508-2:2010(IDT)
JIS C 0508-2:2014の国際規格 ICS 分類一覧
- 25 : 生産工学 > 25.040 : 産業オートメーションシステム > 25.040.40 : 工業計測及び制御
JIS C 0508-2:2014の関連規格と引用規格一覧
- 規格番号
- 規格名称
- JISC0508-1:2012
- 電気・電子・プログラマブル電子安全関連系の機能安全―第1部:一般要求事項
- JISC0508-3:2014
- 電気・電子・プログラマブル電子安全関連系の機能安全―第3部:ソフトウェア要求事項
- JISC0508-4:2012
- 電気・電子・プログラマブル電子安全関連系の機能安全―第4部:用語の定義及び略語
- JISC1806-3-1:2014
- 計測,制御及び試験室用の電気装置―電磁両立性要求事項―第3-1部:安全関連システム及び安全関連機能(機能安全)の遂行を意図した装置に対するイミュニティ要求事項―一般工業用途
- JISC8201-5-1:2007
- 低圧開閉装置及び制御装置―第5部:制御回路機器及び開閉素子―第1節:電気機械式制御回路機器